MOOG D138-002-002

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描述

MOOG D138-002-002

采用该特性能帮助想进行时序仿真的设计师解决他们面临的两个最大难题：1)各个模块重复使用测试基准的能力；2)定位发生问题的具体模块的能力。可有多种途径进行时序仿真。当采用MHF时，因为所有这些模块的顶层端口都保持一致，所以可容易地重复使用RTL测试基准。
　　以组块形态形成的最终网络表确实可使用户为其RTL等价物选取不同的模块。这样做，用户将可加快模拟的运行时间。RTL几乎永远比结构化网络表等快得多，若有种方法在不影响设计功能的前提下可用RTL替换结构码，则就应尝试这种方法。几乎没一种设计在实现后就尽善尽美。这就是为什么需要进行时序仿真的原因。
　　采用上述同一个例子，我们可考察如何改进整个设计的速度及可观察性。为得到最短的运行时间，理想的情况是在一个模块上一次仅运行时序仿真。此例中，我们可在子模块A运行时序仿真然后使子模块B、C和D处在RTL形式。一旦我们进行时序仿真并发现一切如预期的一样，就可对任何子模块进行切换并以相同的方式进行测试。采用该方法论还意味着，若在一个子模块中发现了问题，则可容易地定位该问题子模块并将它拿给该模块的设计者进行修改。 若发现多个子模块存在问题，则该方法带来的额外好处是，两(多)个不同工程团队能同时着手解决发现的问题。
　　 在传统流程中，当发现设计的一个部分存在问题时，只有在该部分的问题被解决后，设计师才可能处理设计的其它部分。在采用MHF设计流后将不再受这种限制。时序仿真用户的另一个主要抱怨是：若其它工程团队不在国内，则完成最后的验证会相当困难且需花很长时间。这是因为，它将浪费许多时间以及当采用传统时序仿真方法论时的许多相互关联和依赖问题。借助MHF方法论，去掉了关联因素。利用MHF，不同工程团队可省去许多空闲时间。这将确保发挥团队的最大效率。具有模块结构的网络表也能为验证小组提供帮助。过去，需要由一位验证工程师完成的工作现可由不同小组的多位验证工程师完成。开发小组采用的理念也可同样用于验证小组。
　　除在模拟领域取得持续进展以外，在施加激励的方法方面也有重要进步。过去的设计通常非常小，所以以前的设计激励方法是采用模拟器提示(prompt)的施力文件(force file)或简单刺激以切换每个信号。随着设计变得益发复杂，施加激励也需要更好的方法。这里，VHDL和Verilog 的能力将有用武之地。随着HDL编码语言的引入，测试基准变得更复杂和紧凑。
　　在该领域，出现了诸如PSL、SystemC和SystemVerilog等技术。这些语言覆盖的范围不在本文讨论之内。这些编程方式的一个不利方面是它要求将一个模拟的输出作为另一个模拟的输入。一些模拟器支持允许用户准确进行这种操控的Extended Value Change Dump Format 格式。不采用这种方法进行时序仿真的用户遇到的主要障碍是：因为当将一切都展开后端口名称将改变，所以没办法将输出作为激励。采用MHF方法会去掉此问题，因为，现在这里有可施以激励的独立模块，另外，现在一个模块的输出可被用作另一个模块进行RTL以及时序仿真的激励。

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先介绍几点经验。
1、先通读一遍“系统手册”（不管能不能看懂，先了解个大概，以便学习编程时查找）；
2、由位控逻辑入手，逐渐增加定时、计数等条件，把或、与、非关系理顺；
3、进而练习整数运算、实数运算、类型转换；
4、量程转换、PID调节回路的建立及P、I、D参数的理解（最好是有个物理回路验证，比如变频器+电机+测速传感器）；
5、循环、顺序、跳转等程序控制（尽量避免跳转，非跳不可时也是跳的越近越好）；
6、中断、通讯、位置控制....

本人以ABB工业机器人配件DSQC系列和Motorola MVME系列，GE 卡件 模块 驱动器系列为主攻。各位电工朋友可根据自己的条件选择适合自己的PLC品牌，由于PLC的基本框架大同小异，学会一种至于其它的学习起来也就简单了。

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